Desenvolvimento de um sensor "On-Chip" para monitoramento do envelhecimento de SRAMs

A miniaturização da tecnologia Complementary Metal-Oxide Semiconductor (CMOS) tornou possível a integração de milhões de transistores em um único Circuito Integrado (CI) aumentando assim, a densidade dos mesmos. Em mais detalhes, essa miniaturização resultou em signi cativos avanços tecnológicos devido fundamentalmente à diminuição do delay do transistor o que, por sua vez, acarretou no aumento da performance dos CIs devido ao aumento na freqüência de operação dos mesmos. Além disso, a aumento no nível de integração dos CIs possibilitou o desenvolvimento de CIs capazes de agregarem um número cada vez maior de funções aumentando signi cativamente a complexidade dos mesmos. Em paralelo, o rápido aumento na necessidade de armazenar um volume cada vez maior de informação resultou no fato de que Static Random Access Memories (SRAMs) ocupam hoje grande parte da área de silício de um System-on-Chip (SoC). A SIA Rodamap prevê que em 10 anos cerca 94% da área de um SoC será dedicada à memória [1]. Entretanto, essa miniaturização gerou vários problemas, relacionados à con abilidade, que devem ser afrontados através do uso de diferentes técnicas que visam à otimização de CIs.Neste contexto, é importante salientar o fenômeno conhecido com Negative Bias Temperature Instability (NBTI) que afeta a con abilidade do CI em longo prazo, ou seja, durante a sua vida útil. Especi camente em SRAMs o NBTI provoca a degradação da Static Noise Margim (SNM) o que, por sua vez afeta a capacidade de armazenamento das células de memória. Neste contexto, esta dissertação de mestrado tem como principal objetivo a especi cação, implementação, validação e avaliação de uma metodologia baseada em hardware para o monitoramento do nível de envelhecimento de células de SRAMs a m de garantir a con abilidade das mesmas durante a sua vida útil. A metodologia proposta consiste na inserção de um sensor capaz de monitorar o consumo de potência dinâmica das células durante as operações de escrita a m de compará-los com os valores de nidos como padrão para uma célula não envelhecida. Finalmente, a metodologia proposta será validada funcionalmente e sua e ciência será avaliada a partir da análise da sua capacidade de monitoramento e detecção bem como, a partir dos overheads de área, performance e imunidade a variabilidade do processo de fabricação.Advances in Complementary Metal-Oxide Semiconductor (CMOS) technology have made possible the integration of millions of transistors into a small area, allowing the increase of circuits' density. In more detail, technology scaling caused the reduction of the transistors' delay, which has resulted in a signi cantly performance improvement of Integrated Circuits (ICs). Furthermore, the increase in the integration level of ICs allowed the development of ICs able to include an increasing number of functions, which in turn increased signi cantly their complexity. In parallel, the rapidly increasing need to store more information results in the fact that the Static Random Access Memory (SRAM) can occupy great part of the System-on-Chip (SoC) silicon area. This is con rmed by the SIA Roadmap which forecasts a memory density approaching 94% of the SoC area in about 10 years [1]. Consequently, memory has become the main responsible of the overall SoC area.However, the reduction of transistor size has introduced several reliability concerns that need to be a ronted by the adoption of di erent optimization techniques. In this context it is important to highlight the phenomenon known as Negative Bias Temperature Instability (NBTI), which a ects the reliability of the ICs along their lifes. Speci cally in the SRAMs NBTI causes degradation of the Static Noise Margim(SNM) which a ects the storage capacity of the memory cells.In this context, the main goal of this thesis is to specify, implement, validate and evaluate a hardware-based technique able to monitor the aging of SRAM cells in order to guarantee their reliability of during the lifetime. The proposed technique is based on an on-chip sensor capable of monitoring dynamic power consumption of the cells during write operations in order to compare them with the value set as default to a new cell. Finally, the proposed methodology has been functionally validated and its e ciency has been evaluated based on the analysis of its monitoring and detection capabilities and from the analysis of the introduced overheads as well as its immunity to the manufacturing process variation